電子デバイス／半導体メモリ

　

１２．ＥＥＰＲＯＭ－記憶した情報の消去法（その３）－

　ＥＥＰＲＯＭで記憶情報を消去する原理として３番目の方法を取り上げましょう。1987年（米国での出願は1986年）にアメリカのシーク・テクノロジーという会社から出願された特許(1)を参照します。

　図１２－１は素子の原理を説明するための断面図です。前項の素子とちがうのは、消去ゲートはなく、制御ゲートと浮遊ゲートの２層ゲートですが、浮遊ゲートはチャンネル上の一部のみに設けられ、浮遊ゲートのない部分では制御ゲートがチャンネル表面に近接するように下方に曲がっている点です。

　つぎに動作を説明します。まず情報の書き込み（浮遊ゲートへ電子を入れる）動作です。これは前に説明したホットエレクトロンによる方法が使われています。制御ゲートに＋17～20Ｖ位の電圧をかけ、ドレインを＋10Ｖにすると、セルのＩＧＦＥＴはオンになり、チャンネルが形成されます。このチャンネル内の電子が加速されてホットエレクトロンとなり浮遊ゲートに入ります。

　情報の読み出しはつぎのようにして可能です。制御ゲートに＋５Ｖ位をかけて、ドレインには＋２Ｖ程度の電圧をかけます。この状態では浮遊ゲートに電子がいればＩＧＦＥＴはオフとなります。浮遊ゲートに電子がいなければ、ＩＧＦＥＴはオンとなりますから、情報の読み出しができます。この読み出しで浮遊ゲートに電子が入ったり逃げたりしないのは前と同様です。

　消去を行うには、制御ゲートを０Ｖとし、ドレインには＋17～20Ｖをかけます。ＩＧＦＥＴはオフとなり、チャンネルは形成されません。この素子では浮遊ゲートはドレイン領域にだけ接近して設けられているため、浮遊ゲートにいた電子はトンネル効果によってドレイン領域に向かって放出されます。

　図１２－２はこの素子を複数用いた半導体メモリ素子の配線図を図１１－２と同様な形式で示したものです。この場合も１つのトランジスタだけですべての動作が行え、かつ前項のような消去用のラインも不要なので、前項の場合よりもさらに小さな面積により多くの情報が記憶できるようになります。

　１０項から本項にわたって少しずつ構造のちがう素子を紹介してきました。これらの素子にはそれぞれ得失がありますが、どちらかを使えば、書き込み、消去を両方とも電気信号で行えるＥＥＰＲＯＭが作れることになります。しかし最近急速に普及してきたフラッシュメモリの実現にはさらにもう一歩の進展が必要です。

(1)特開昭63－25981号