電子デバイス／半導体集積回路

１５．微細化技術（その３．マルチゲートＩＧＦＥＴ）

　ＩＧＦＥＴを使った集積回路の集積度を上げるためにＩＧＦＥＴの微細化が進められてきましたが、前々項のスケーリング則に沿った微細化は、前項の短チャネル効果などによる困難が生じることが明らかになってきました。

　このような従来の平面（プレーナ）型のＩＧＦＥＴによる微細化の限界がみえてきたのに対し、前項で説明したように短チャネル効果の抑制策がいくつか提案されました。これらはプレーナ型ＩＧＦＥＴの素子構造を維持した改良策でしたが、その効果は限定されたものでした。そこで基本的な素子構造の見直しが行われました。

　まず提案されたのは、ゲート信号の影響をチャネル部に確実に及ぼすため前項で説明したＳＯＩ・ＩＧＦＥＴをさらに発展させ、基板表面の絶縁層のなかにも電極を埋め込み、表面側の電極と対向するようにしたものです（図１５－１）。これはまだプレーナ型ですが、チャネルが両側から電極によって挟まれていることで、ソース、ドレインからの影響をまったく受けなくなることが期待されます。

　このような複数のゲート電極を持つＩＧＦＥＴをマルチゲートＩＧＦＥＴと呼ぶようになりました。ただ上記のダブルゲート型は製造上、上下の電極の位置を正確に一致させるのが難しいという問題がありました。しかしチャネル部をゲート電極で覆ってしまうという考え方なら、構造はプレーナ型に限定されないので、これを契機に従来と異なる構造が提案されるようになりました。ただしこのような構造になると、従来のチャネル長は意味がなくなります。

　その代表的なものが2020年前後に実用化したＦｉｎＦＥＴと呼ばれるものです(1)。これは図１５－２に示すように半導体表面に垂直な薄い壁を形成し、この両面に電極を被せた構造で、原型は1980年代初頭にすでに提案されています(2)。同図（ａ）は斜視図、（ｂ）は斜視図の鎖線に沿って切断した断面図です。薄い半導体の壁を「魚のひれ」の意味のフィン（ｆｉｎ）と呼んでいます。放熱器の表面積を大きくするために薄い平面状の金属板を並べた構造をフィンと呼びますが、これにイメージが近いかと思われます。

　フィンの両端にソース電極とドレイン電極を設けます。ゲート電極はフィン上面部分でつながっている必要は必ずしもなく、対向したダブルゲートとすることもできます。

　フィンは基板半導体をドライエッチングで掘り下げて作ります。幅が数10ｎｍであってもそれほど困難ではありません。またダブルゲート電極も上面でつながった状態で設ければ、フィン２面の電極の位置合わせは不要なので、製法的な困難さはあまりありません。

　基板上のフィンは平行に複数作ることができ、隣り合うフィンをｐ型とｎ型となるようにすれば、これを一組にしてＣＭＯＳをＦｉｎＦＥＴで構成した構造へ発展させることも可能です。

　さらにフィンの高さを減らし、フィンの幅、高さとも10ｎｍ程にしたものをナノワイヤトランジスタと呼ぶことがあります。このナノワイヤをゲートで完全に取り囲んだ構造（図１５－３）も考えられています。これをゲート・オール・アラウンド（Gate-All-Around、GAA)と呼んでいますが、狭い領域にＦＥＴを詰め込み、ＣＭＯＳを構成することも可能な究極の構造と考えられています。

　このようにゲート中にチャネルが埋め込まれた構造が可能であれば、複数平行なチャネルを立体的に配列することにより集積度を大幅に向上させることができます。

(1) D.Hisamoto, et al., IEEE Trans. on Electron Devices, ED-38, p.1419 (1991)

(2) 特開昭57-010973