電子デバイス／半導体集積回路
１３．微細化技術（その１、スケーリング則）
ＩＧＦＥＴが広く使われる理由は集積化がしやすいためということは前にも述べていますが、なぜ集積化しやすいのでしょうか。
ＩＧＦＥＴは半導体の上に絶縁膜と電極を設けただけの簡単な構造であることがその大きな理由だと考えられます。例えばバイポーラトランジスタはｐｎｐまたはｎｐｎ構造であるため、半導体基板の上に少なくとも２層の半導体層を設けなければならず、さらにその各層に接続する電極が必要とされます。このため集積回路を製造する手順、工程が複雑になってしまいます。これに対してＩＧＦＥＴは絶縁膜上に電極の他には１つの半導体上に２つの電極を設けるだけなので、製造が容易です。
素子を集積化する目的は回路を一つのチップ内に組み込み、回路接続の手間を減らすことにあります。この目的のためにはできるだけ多くの素子を一つのチップ内に組み込んだ方が効果が上がります。しかし一つのチップに多くの素子を詰め込めば詰め込むほどチップの面積は大きくならざるを得ません。スペースの問題もさることながら、チップのベースとなる半導体の使用量が増えるのでコストの上昇が問題になります。
そこで一つの素子をできるだけ小さくする微細化技術が重要となります。ＩＧＦＥＴは上記のように製造が容易なので微細化もしやすいといえます。ただ素子を小さくするには一定の規則が必要です。これをスケーリング（scaling)といいます。ＩＧＦＥＴについては「デナードのスケーリング則」というのがあります（縮めてデナード則ということもあります）。これはアメリカＩＢＭ社のR.H.Dennardによって提案された規則です(1).。以下、その概要を説明します。
図１３－１のようにＩＧＦＥＴの標準形を直方体のモデルで考えます。これを縮小して微細化を図る際、縦横の寸法を \(1/k\) にする、すなわち相似形を保って縮小することを考えます。この場合、当然、チャンネル長、チャンネル幅、ゲート絶縁膜の厚さなど、素子寸法のすべてが \(1/k\) になることを意味します。
ＩＧＦＥＴを動作させるには、外部から電圧をかける必要があります。この電圧は素子寸法とは独立に選べるので、縮小前と同一の電圧をかけることもできます。しかしその場合は素子内の電界はｋ倍になります。デナード則では縮小前後で電界を一定にすることを考え、印加電圧も縮小後は \(1/k\) にすることにしています。
この結果特性がどう変わるかを考えます。まず、チャンネル長、チャンネル幅がそれぞれ \(1/k\) になるので、チャンネルの抵抗値は変わらないことになります（チャンネル長が \(1/k\) になると抵抗値も \(1/k\) になり、チャンネル幅が \(1/k\) になると抵抗値は \(k\) 倍になる）。したがって流れる電流は、電圧が \(1/k\) になれば \(1/k\) になると考えられます。このため消費電力（＝電圧×電流）は、素子を \(1/k\) に縮小すれば、\(1/k^2\) に減少するという望ましい結果になります。
ゲート絶縁膜の容量 \(C_i\) ですが、これは面積を \(S_i\)、絶縁膜厚を \(d_i\)、絶縁膜の誘電率を \(\varepsilon_i\) とすれば、
\[C_i =\frac{\varepsilon_i S_i}{d_i}\]
と表せ、\(S_i\) は \(1/k^2\)、\(d_i\) は \(1/k\)、\(\varepsilon_1\) は不変なので、これも \(1/k\) となります。これはゲート容量への充放電時間が \(1/k\) になることですから、素子の動作速度が向上することになり、これも望ましい傾向です。
少し注意が必要なのはゲート絶縁膜に接する半導体表面に形成される空乏層幅です。絶縁膜と空乏層とで直列容量を形成するので、空乏層幅も \(1/k\) にならないと矛盾が生じるように思われます。空乏層幅 \(W_d\) は
\[W_d =\sqrt{\frac{2\varepsilon_s}{qN_A}(\psi_s +V)}\]
と表されます。ただし \(\varepsilon_s\) は半導体の誘電率、\(q\) は電子電荷、\(N_A\) は半導体中の不純物濃度、\(\psi_s\) は表面のフェルミ準位、\(V\) は印加電圧です。ここで \(V\) を \(V/k\) にしたとき、\(W_d\) が \(W_d/k\) になるためには \(N_A\) を \(k\) 倍にする必要があります。ただし \(\psi_s\ll V\) が成り立つことが条件で、正確なスケーリングが成り立つわけではありません。ここで注意すべきことは、サイズを \(1/k\) にしても不純物濃度は自動的に \(k\) 倍になるわけではないので、サイズが \(1/k\) の素子を作る際には不純物濃度が \(k\) 倍のウェハを使う必要があります。
さらに集積回路の場合は素子だけでなくそれをつないで回路を作るための配線がチップ内に大量に必要です。これも長さは \(1/k\) なりますが、幅と厚みも \(1/k\) にするので、断面積が \(1/k^2\)になってしまい、抵抗は \(k\) 倍に増加することになります。これは信号の伝達速度が遅くなることを意味しますから望ましくありません。この影響を減らすために配線に使う金属材料に抵抗の小さいものを使うことが考えられます。従来は作りやすさの観点からアルミニウムが使われていましたが、これを抵抗のより低い銅に変えることが行われました。
またこの配線はチップ内を縦横に走ることになるので、平行に走ることも多く発生します。この平行な配線の間の距離が小さくなると配線間の容量が増えます。これも信号の伝達を遅らせる望ましくない傾向です。これへの対処としては配線間の材料の誘電率をできるだけ小さくする方策がとられます。樹脂など誘電率の小さい材料の上に配線を形成すると容量の増加を抑えられます。
以上のように素子サイズを \(1/k\) にし、併せて素子内の電界を不変にする要件はいろいろあります。以下にサイズ \(1/k\)、電界不変の場合の主なスケーリングをまとめて表に示します。
チャネル長 \(1/k\) チャネル幅 \(1/k\) 絶縁膜厚 \(1/k\) 空乏層幅 ～\(1/k\) 不純物濃度 \(k\) 電源電圧 \(1/k\) ゲート容量 \(1/k\) 消費電力 \(1/k^2\) 面積 \(1/k^2\) 線抵抗 \(k\) 電流密度 \(k\) 電界 1 もちろん、電界一定に限らず、電圧一定など他の条件でのスケーリング則も必要に応じて定めることができます。
